huanyu@huanyu
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“实现三态门不需要用原语，直接assign b = en? a : 1'bz;就可以了。 一般三态门都被place到IO上，而且是用于实现inout io的时候用的。 open drain就是一种用mos管搭建的开关电路，使能为有效时，输出=0，否则输出高阻，因此这种电路需要在输出端加一个上拉电阻以保证这种电路可以实现输…”
“一定是你的代码有问题，跟IO没有关系 但是你要记住，用普通的IO输入时钟，内部需要例化一个全局时钟buf使其走全局时钟网络，不然的话你的时钟skew和jitter会非常大，低频的情况下还无所谓，稍微高频就麻烦了”
“可能是你的地址没有发送成功，仔细看看手册”
“初值没有问题的，应该是你们的代码有问题，综合出来的不对，你可以做个后仿看看那儿出了问题。把代码贴出来看看如果不介意的话”
“我有一个verilog写的，可以显示年月日，时分秒的，不过在公司发不了附件，留个邮箱晚上给你发过去 【 在 zdolphin 的大作中提到: 】 : 小学期要做万年历，比较急，可是无奈自己数电学的特别垃圾。请大牛指导制作万年历。 : --”
“下面是一个bit三态门例子 先定义in out input en; input data_o; output data_i; inout io; assign io = en ? 1'bz : data_o; assign data_i = io;”
“附件是一款类似芯片的手册，时序是一样的，仅供参考 另外记得看看手册里面的操作顺序，先做什么操作，后做什么操作 【 在 anhenaiguo 的大作中提到: 】 : 现在的问题是，烧进了cpld里面以后，液晶1602只能出现一行黑框，我琢磨是不是不能直接给赋值字符，得有一个转换模块呢？求改编，只要能显示hello就行，代…”
“Set_Disp_Mode一定要在第一步做，然后是clear_disp 下面这两行是什么东西？？ parameter Data_First = "w", //液晶显示的第一行的数据 Data_Second = "B"; //液晶显示的第二行的数据 可综合的verilog代码只认识二进制，你给个字符串显然是有问题的。 L…”
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